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请阅读嵌入式及芯片开发学必备专栏


请阅读【芯片设计 DFT 学习系列 】
如有侵权,请联系删除


转自: 简矽芯学堂 简矽芯学堂 2024年01月18日 09:00 陕西

文章目录

    • OCC 介绍
    • Fast Scan
    • Full chip ATPG
    • Partition ATPG
    • Hierarchical ATPG

OCC 介绍

OCCOn-chip Clock Controller),片上时钟管理器,用于测试模式下管理clock的切换和pulse的产生。

如下图1所示,当OCC主要有三种信号输入:快时钟,慢时钟以及控制信号,当控制使能信号(以Test Mode为例)Test Mode为1时,OCC开始工作,实现快慢时钟的切换。

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OCC通常具有三个功能:clock selection,clock chopping control,clock gate。

Fast Scan

如下图2所示,当项目属于极小规模时(寄存器数量小于2万),且管脚资源充分,每条scan chain都可以直接和pad连接,这种情况无需压缩逻辑,复杂度低,这时我们可以整个chip一起做scan insertion和ATPG,这种Scan测试架构称为Fast Scan。
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Full chip ATPG

这里分两种情况,首先如下图3所示,当项目规模较小时(寄存器数量小于10万),层级划分较少,整个chip可以整体综合,这种情况可采用EDT逻辑将scan chains连接到EDT上,再通过EDT channel和pad连接,这样可以大幅节省scan测试的时间,这种scan测试架构称为Full chip ATPG(Top-Down)。

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当项目规模更大一些(寄存器数量在200万)时,如图4所示,物理实现已经开始划分模块,各个模块也会独立综合,这时对于DFT来说整个芯片用1个EDT压缩已经不合理了,所以我们需要按照项目层次划分模块,在每个子模块种插入EDT逻辑,这种Scan测试架构称为 Full chip ATPG(Bottom-Up)。

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Partition ATPG

如图5所示,当项目规模大于500万寄存器时,极缺测试管脚,ATPG的run time代价很高,并且由于low power的测试要求,不能直接进行full chip测试,这时我们采取分而治之的方法来对每个模块单独执行ATPG,这样可以大幅降低ATPG run time,但无法测试模块之间互连逻辑的故障,这种Scan测试架构称为Partition ATPG。

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Hierarchical ATPG

如图6所示,为了解决Partition ATPG的漏洞,在core level插入wrapper chain,既可以实现子模块的独立测试,又可以通过wrapper chain对模块间的互联逻辑进行测试。这种Scan测试架构称为Hierarchical ATPG,这种架构复杂度大,难度高,人力要求也更高。
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http://www.khdw.cn/news/68882.html

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